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  • 存儲器的原理

    懸賞分:20|
    知識庫標(biāo)簽: |列兵
    動態(tài)讀寫存貯器(DRAM)其速度快、集成度高、功耗小、價格低微型計算機得極其廣泛地使用動態(tài)存儲器同靜態(tài)存儲器有同工作原理靠內(nèi)部寄生電容充放電來記憶信息電容充有電荷邏輯1充電邏輯0欲深入了解動態(tài)RAM基本原理請點擊 動態(tài)存儲器有多種系列61系列、37系列、41系列、21系列等圖示2164芯片引腳圖鼠標(biāo)指向相應(yīng)引腳看其對引腳功能64K 1bitDRAM芯片8片并接起來構(gòu)成64KB動態(tài)存儲器
    每片只有條輸入數(shù)據(jù)線而地址引腳只有8條了形成64K地址必須系統(tǒng)地址總線和芯片地址引線之間專門設(shè)計地址形成電路使系統(tǒng)地址總線信號能分時地加8地址引腳上借助芯片內(nèi)部行鎖存器、列鎖存器和譯碼電路選定芯片內(nèi)存儲單元鎖存信號也靠著外部地址電路產(chǎn)生
    當(dāng)要從DRAM芯片讀出數(shù)據(jù)時CPU 首先行地址加A0-A7上而送出RAS 鎖存信號該信號下降沿地址鎖存芯片內(nèi)部接著列地址加芯片A0-A7上再送CAS鎖存信號也信號下降沿列地址鎖存芯片內(nèi)部保持WE=1則CAS有效期間數(shù)據(jù)輸出并保持
    當(dāng)需要把數(shù)據(jù)寫入芯片時行列地址先RAS和CAS鎖存芯片內(nèi)部WE有效加上要寫入數(shù)據(jù)則該數(shù)據(jù)寫入選存貯單元
    由于電容能長期保持電荷變必須定時對動態(tài)存儲電路各存儲單元執(zhí)行重讀操作保持電荷穩(wěn)定過程稱動態(tài)存儲器刷新PC/XT機DRAM刷新利用DMA實現(xiàn)首先應(yīng)用編程定時器8253計數(shù)器1每隔1⒌12μs產(chǎn)生次DMA請求該請求加DMA控制器0通道上當(dāng)DMA控制器0通道請求得響應(yīng)時DMA控制 器送出刷新地址信號對動態(tài)存儲器執(zhí)行讀操作每讀次刷新行
    只讀存貯器(ROM)有多種類型由于EPROM和EEPROM存貯容量大多次擦除重新對進(jìn)行編程而寫入新內(nèi)容使用十分方便尤其廠家用戶提供了單獨地擦除器、編程器或插各種微型機上編程卡大大方便了用戶因此種類型只讀存貯器得了極其廣泛應(yīng)用7. RAM工作時序
    保證存儲器準(zhǔn)確無誤地工作加存儲器上地址、數(shù)據(jù)和控制信號必須遵守幾時間邊界條件
    圖7.1—3示出了RAM讀出過程定時關(guān)系讀出操作過程下:
    欲讀出單元地址加存儲器地址輸入端;
    加入有效選片信號CS;
    線上加高電平經(jīng)過段延時所選擇單元內(nèi)容出現(xiàn)I/O端;
    讓選片信號CS無效I/O端呈高阻態(tài)本次讀出過程結(jié)束
    由于地址緩沖器、譯碼器及輸入/輸出電路存延時地址信號加存儲器上之必須等待段時間tAA數(shù)據(jù)才能穩(wěn)定地傳輸數(shù)據(jù)輸出端段時間稱地址存取時間RAM地址輸入端已經(jīng)有穩(wěn)定地址條件下加入選片信號從選片信號有效數(shù)據(jù)穩(wěn)定輸出段時間間隔記tACS顯進(jìn)行存儲器讀操作時只有地址和選片信號加入且分別等待tAA和tACS被讀單元內(nèi)容才能穩(wěn)定地出現(xiàn)數(shù)據(jù)輸出端兩條件必須同時滿足圖tRC讀周期表示該芯片連續(xù)進(jìn)行兩次讀操作必須時間間隔
    寫操作定時波形圖7.1—4所示寫操作過程下:
    欲寫入單元地址加存儲器地址輸入端;
    選片信號CS端加上有效電平使RAM選通;
    待寫入數(shù)據(jù)加數(shù)據(jù)輸入端;
    線上加入低電平進(jìn)入寫工作狀態(tài);
    使選片信號無效數(shù)據(jù)輸入線回高阻狀態(tài)
    由于地址改變時新地址穩(wěn)定需要經(jīng)過段時間段時間內(nèi)加入寫控制信號(即 變低)能數(shù)據(jù)錯誤地寫入其單元防止種情況出現(xiàn)寫控制信號有效前地址必須穩(wěn)定段時間tAS段時間稱地址建立時間同時寫信號失效地址信號至少還要維持段寫恢復(fù)時間tWR了保證速度慢存儲器芯片寫入寫信號有效時間得小于寫脈沖寬度tWP此外對于寫入數(shù)據(jù)應(yīng)寫信號tDW時間內(nèi)保持穩(wěn)定且寫信號失效繼續(xù)保持tDH時間時序圖還給出了寫周期tWC反應(yīng)了連續(xù)進(jìn)行兩次寫操作所需要小時間間隔對大多數(shù)靜態(tài)半導(dǎo)體存儲器來說讀周期和寫周期相等般十幾幾十ns
    ddr時鐘周期內(nèi)穿2次數(shù)據(jù)
    ddr2時鐘周期傳4次
    所相同頻率下ddr2帶寬ddr2倍
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    1樓

    由RS觸發(fā)器存儲高低點位表示二進(jìn)制0或1N存儲了信息
    知識庫標(biāo)簽: 觸發(fā)器   |列兵

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